芯片负电压设计：从原理到实用技巧
近期趋势
在电源管理、射频前端、存储芯片和混合信号芯片领域，负电压线路的应用正从专用场景向通用化演进。近年来的行业讨论集中在如何在不增加成本的前提下，将负电压生成电路集成到标准CMOS工艺中。以往负电压多由外部DC-DC转换器提供，但芯片集成度的提升促使设计者寻找片内电荷泵或反向升压方案。同时，低功耗物联网设备对低噪声负电压的需求上升，促使设计技巧向动态效率优化和纹波抑制方向迭代。
行业背景
负电压在芯片中主要有三大作用：一是为某些类型的存储单元（如传统EEPROM或部分闪存）提供擦写所需的偏置；二是为射频功率放大器中的LDMOS或GaN晶体管提供栅极负偏置，以改善线性度和防止热失控；三是在模拟信号处理中提供对称电源，以扩展信号摆幅或满足运算放大器的共模输入范围。从工艺角度看，负电压设计面临衬底反偏、闩锁效应、ESD防护窗口变窄等固有挑战。随着制程微缩，电源轨越来越低（如1.8V、1.2V），但某些应用仍需要生成-5V甚至-10V的电压，这要求电荷泵级数增加，效率与面积成为权衡焦点。
用户关注点
- 生成方式的选择：电荷泵（如Dickson型或交叉耦合型）面积小但负载能力有限；反激或Cuk型DC-DC可输出更大电流但需外部电感。设计者需根据负载电流范围（μA级至mA级）和纹波容忍度做取舍。
- 噪声与纹波抑制：负电压线路对耦合噪声敏感，尤其在射频前端中，电源噪声会直接调制载波。常用的技巧包括采用低ESR电容去耦、分离模拟与数字负电压域、使用低噪声LDO后级稳压（即使效率略有下降）。
- 上电顺序与保护：负电压通常晚于主正电源上电，否则可能引起器件闩锁或ESD二极管正向导通。实用技巧包括设计欠压锁定（UVLO）比较器，确保负电压建立后再允许内部逻辑使能。
- 工艺兼容性：纯逻辑CMOS工艺中缺少高压隔离层，生成超过-2.5V的负电压可能导致衬底注入电流。此时需使用深n阱隔离结构或选择带高压选项的工艺平台。
列出关键设计考量：
- 评估所需负电压幅值、负载电流和纹波指标。
- 根据工艺选择电荷泵级数或外部DC-DC方案。
- 在布局时保持负电压走线远离敏感模拟信号，并采用星形单点接地。
- 添加软启动电路防止冲击电流。
- 进行ESD仿真时，确保负电压管脚的HMM保护结构能适应双向电流泄放。
可能影响
芯片负电压设计的不当会引发多项可靠性问题：衬底P-N结正向偏置导致的漏电激增、电荷泵时钟馈通引发的时序抖动、以及负电压过冲导致的栅氧化层击穿。在系统层面，负电压电源纹波可能耦合至射频输出，造成EVM（误差矢量幅度）恶化。反之，合理设计可带来性能收益：例如在GaN功放中提供精确栅极负偏置，可使器件工作点在最佳效率段。近期趋势显示，部分车规级芯片也要求负电压用于高压侧驱动器的自举供电，这对温度和老化稳定性提出更高要求。
后续观察
后续值得关注的方向包括：一是全集成负电压变换器在先进制程（如FinFET节点）中的可行性，特别是深n阱隔离能力的提升能否降低衬底偏置风险；二是数字辅助调压技术，即利用片上LDO或自适应电荷泵，根据负载动态调整负电压幅值以抑制纹波；三是负电压保护电路的标准化，例如JEDEC是否推出针对负电压管脚的新ESD测试规范。设计者在选用现有IP或自行设计时，应结合目标应用的工作温度范围和负载瞬态要求，进行充分的蒙特卡洛仿真和应力验证。