DRAM如何靠电容存储数据：刷新与漏电的博弈
近期趋势：制程微缩加剧漏电挑战
当前DRAM制程持续向更小节点推进，单位电容的物理尺寸随之缩小。电容存储电荷的能力受限于极板面积和介质厚度，微缩直接导致存储电荷量下降，同时漏电路径更易受工艺波动影响。业界观察到，1z nm及更先进制程的DRAM芯片对刷新频率的要求比前代产品更严苛，部分方案已从标准的64ms刷新周期缩短至32ms甚至更低，以弥补电荷流失速度的加快。
行业背景：电容存储与刷新机制
DRAM的每个存储单元由单个晶体管和一个电容组成。电容通过积累电荷表示逻辑“1”，无电荷表示逻辑“0”。由于电容存在不可避免的漏电流——主要源于晶体管亚阈值漏电和介质隧穿效应——存储的电荷随时间衰减。为保证数据不被破坏，DRAM必须按固定周期对每一行读取并重新写入，此过程称为“刷新”。刷新间隔（典型值64ms）是漏电速率与功耗之间的折中：间隔过短则增加动态功耗，间隔过长则可能丢失数据。
数据保持时间并非恒定：高温下漏电加剧，刷新周期需相应缩短；低温时则可延长。
用户关注点：刷新对性能与功耗的影响
终端用户在选择内存模组时，常关心以下几个维度：
- 系统稳定性：刷新操作占用内存控制器的带宽，当刷新命令与正常读写请求冲突时，可能引入额外的访问延迟。高密度或高频率内存受影响更明显。
- 功耗表现：刷新活动占DRAM总功耗的比例随刷新频率升高而上升。在移动设备和数据中心场景下，刷新功耗可占内存总功耗的10%–30%。
- 温度敏感性：用户需关注散热条件。高工作温度会加速漏电，迫使系统自动切换至更短的刷新周期，这可能影响内存的标称速率或容量可用性。
| 刷新周期 | 适用温度范围 | 相对功耗增幅 |
|---|---|---|
| 64ms | ≤85°C | 基准 |
| 32ms | 85°C–95°C | +30%~50% |
| 16ms | ≥95°C | +80%~120% |
可能影响：技术路线分化与设计权衡
漏电与刷新之间的博弈正在推动两方面的创新：
- 材料与结构革新：采用高介电常数介质（如氧化铪基材料）提升电容密度，或在电容极板中引入金属化层减小漏电通路。3D堆叠的混合键合技术也在探索将存储阵列与逻辑层分离，缓解热耦合对漏电的影响。
- 刷新控制智能化：自适应刷新算法根据片上传感器温度分布，对温度较高的行采用更密集刷新，对其他区域使用标准间隔，从而在保证数据完整的同时降低整体功耗。部分设计还引入“近数据刷新”概念，将刷新控制部分下放到内存模块内部。
这些方向若大规模落地，可能改变内存子系统的功耗预算和性能余量，尤其是在高密度服务器和低功耗边缘设备中。
后续观察：平衡点是否会被重新定义
未来需要持续关注几个关键信号：
- DRAM制程是否突破1α节点后出现漏电拐点，迫使行业转向新存储介质（如铁电RAM或磁性RAM）作为主流方案。
- 系统级刷新优化是否会被纳入JEDEC标准，从而统一不同厂商的刷新策略，降低互操作复杂性。
- 先进封装技术能否让DRAM核心区维持更低的局部温度，从而放宽对刷新频率的依赖。
短期内，电容漏电与刷新频率的博弈仍将延续，每一次制程迭代都会引发新一轮的设计迭代。用户与厂商需根据实际工作负荷、温度环境及功耗约束，在性能与可靠性间做出权衡。