低噪声LDO稳压器芯片在射频电路中的应用优势

近期趋势

射频电路对电源噪声的容忍度持续降低。随着通信频段向毫米波扩展，以及接收机灵敏度要求提升，传统开关稳压器产生的开关纹波与高频谐波难以完全滤除。近期行业关注点集中在低噪声LDO（低压差线性稳压器）芯片的选型上，尤其是电源抑制比（PSRR）在1MHz以上频段的表现。部分新发布的LDO产品通过内部参考源噪声消除技术和RC滤波架构，将10Hz至100kHz积分噪声降至数微伏级别，匹配射频前端对干净电源的苛刻需求。

行业背景

射频电路中的功率放大器（PA）、低噪声放大器（LNA）、混频器及锁相环（PLL）等模块对电源纹波和随机噪声高度敏感。电源噪声会通过调制效应或耦合路径引入相位噪声、杂散分量，恶化接收机信噪比与发射机误差矢量幅度（EVM）。传统LDO的PSRR在低频段（<100kHz）较高，但高频段（>1MHz）通常快速滚降，无法抑制开关稳压器残留的高频分量。行业背景显示，射频系统设计者开始要求LDO在高频段（如1–10MHz）仍保持‑40dB以上的PSRR，同时将输出噪声密度控制在10nV/√Hz量级以下。

用户关注点

• 电源抑制比（PSRR）频率特性：用户更关注1MHz以上高频PSRR数值，而非仅低频表现。高频PSRR受LDO带宽、输出电容ESR及旁路网络影响明显。
• 积分噪声：10Hz–100kHz积分噪声是衡量低噪声LDO的核心指标，典型值应低于10µVrms，用于LNA供电时需低于5µVrms。
• 负载瞬态响应：射频发射时大动态电流切换（如PA关断到满功率）要求LDO恢复时间短、过冲小，否则可能引起锁相环失锁。
• 输入/输出电容容值及类型：多数低噪声LDO需搭配低ESR陶瓷电容，但过大电容会影响环路稳定性和高频PSRR。用户需根据实际布线寄生参数评估。
• 热管理：射频板空间紧凑，LDO的封装热阻（如SOT-23、DFN）和最大功耗需与PA功耗分布匹配，避免结温过高导致噪声特性劣化。

可能影响

低噪声LDO在射频电路中的应用直接影响系统整体性能：

• 接收灵敏度提升：为LNA提供超低噪声电源可降低基底噪声，使弱信号检测能力提升1–3dB（具体值取决于原有电源噪声水平与LNA噪声系数）。
• 相位噪声改善：为VCO或PLL供电时，电源噪声的频谱纯净度会直接体现在相位噪声曲线上，尤其10kHz–1MHz偏移区域。低噪声LDO可减少近端杂散。
• 简化滤波网络：若LDO本身的高频PSRR足够，可减少输出端π型LC滤波器级数，降低PCB面积与物料成本，同时避免电感引入额外耦合问题。
• 动态应力适应：突发传输模式下，瞬态响应好的LDO能维持射频前端的偏置点稳定，减少EVM波动。

后续观察

低噪声LDO技术可能沿两个方向演进：一是通过片内数字调节或动态偏置优化不同负载下的PSRR与效率折中；二是与电源管理IC（PMIC）集成，推出带预稳压的复合型电源方案。此外，封装小型化（如CSP）与热性能的平衡将是射频模组设计者的持续关注点。用户在选择LDO时，建议结合射频电路的实际频段、瞬态电流波形及热环境进行实测验证，而非仅依赖数据手册标称值。