从一粒沙子到万亿晶体管：芯片工作原理入门

近期趋势：制程竞赛与晶体管密度极限

当前半导体行业最显著的动态是制程节点从7纳米向3纳米、2纳米快速推进。台积电、三星等厂商已实现3纳米量产，2纳米工艺预计在未来两年内进入风险试产。每一代新工艺的核心目标相同：在相同面积内容纳更多晶体管。英特尔近期发布的“四年五个节点”计划，以及国内厂商在成熟制程上的产能扩张，反映出行业对高密度芯片的持续渴望。

• 3纳米芯片晶体管密度约每平方毫米3亿个，2纳米有望突破5亿个。
• 先进封装（如2.5D/3D封装）成为延续密度增长的另一条路径。
• 光刻技术从深紫外（DUV）转向极紫外（EUV），未来可能引入高数值孔径EUV（High-NA EUV）。

行业背景：从沙子到晶圆，晶体管如何诞生

芯片的起点是自然界最常见的物质之一——石英砂（二氧化硅）。经过化学还原、提纯（西门子法）得到电子级多晶硅，再通过直拉法或区熔法生长为单晶硅棒，切片后获得极纯的硅晶圆。硅之所以被选中，是因为其半导体性质：通过掺杂硼或磷等元素，可精确控制导电性，形成P型和N型区域。

晶体管的开关内核是“栅极-绝缘层-沟道”三层结构（以最典型的MOSFET为例）。当栅极施加电压时，绝缘层下方的硅沟道表面感应出电荷层，导通电流；电压撤销则关断。逻辑运算正是基于这种“通/断”状态组合：例如CMOS反相器用一对互补的PMOS和NMOS管实现0与1的翻转。现代芯片集成数十亿个这样的开关，通过金属互连层连接成复杂的逻辑网。

• 制造流程：沉积 → 涂胶 → 曝光（光刻） → 显影 → 刻蚀 → 掺杂 → 退火 → 平坦化，重复数十道循环。
• 光刻分辨率决定了最小可刻画的线宽，目前最先进EUV光刻机分辨率约13纳米，配合多重曝光可制出更细的线条。

用户关注点：性能、功耗与成本平衡

对于普通用户，芯片“性能”最直观的体现是计算速度和能效比。晶体管越多，理论上能并行处理的任务越复杂，但密度增加也带来漏电流、热密度上升等问题。近年用户越来越关注“每瓦性能”——如手机芯片的能效直接决定续航，AI芯片则关注每瓦算力。另一方面，先进制程的单次掩模成本高达数百万美元，导致成熟制程（28nm、40nm）仍被大量IoT设备、汽车电子采用。

判断芯片是否适合自身场景：高负载、对体积敏感的场景（如旗舰手机CPU、高端GPU）需要最先进工艺；而对成本和可靠性要求更高的场景（如MCU、传感器），成熟制程反而更优。

可能影响：从消费电子到千行百业

芯片性能的持续提升正推动多个行业变革：在AI领域，训练大模型所需的GPU/TPU依赖大量并行晶体管与高带宽内存；自动驾驶的中央计算芯片要求算力与安全性兼顾；物联网设备则追求极低功耗（纳米级待机电流）。同时，芯片制造的集中化（台积电、三星占高端产能90%以上）带来地缘政治风险，各国纷纷出台本土芯片扶持政策。

• 计算：量子计算、存算一体架构可能在未来颠覆传统冯·诺依曼瓶颈。
• 能源：GaN、SiC等宽禁带材料在功率芯片中替代部分硅，提升充电效率。
• 产业：芯片设计工具（EDA）、核心IP的自主化成为关键议题。

后续观察：摩尔定律的新诠释

物理极限（量子隧穿、漏电）使传统等比例缩放越来越艰难，但业界并未放弃“每两年晶体管翻倍”的精神。Chiplet（小芯片）架构通过将多个不同工艺的小芯片封装在一起，实现功能和密度分离——例如CPU用先进制程，I/O模块用成熟制程。此外，负电容FET、隧道FET等新型器件，以及银、铪基过渡边缘材料的研究，可能让晶体管尺寸突破1纳米。未来五年，我们很可能看到晶体管数量从万亿迈向十万亿级别，但前提是找到可量产、成本可控的技术路径。

值得关注的几个信号：
- 英特尔PowerVia背面供电技术预计2024年后量产，可降低互连电阻。
- 台积电的3D Fabric封装平台已用于高性能计算芯片。
- 光刻设备领域，ASML的High-NA EUV（NA=0.55）样机正接受调试。